おいふぉりーのぶろぐ

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Verilog HDL に移行。そして、 IVI + Cver 導入。

今までは、 VHDL 使ってたんですが、 Verilog HDL に移行することにしました。理由は、やっぱ Verilog のほうが簡潔だなというのと、就職した先輩が言うところやるなら Verilog のほうがいいらしいていうのと、後述するフリーのシミュレータで充実した環境があるということです。

そんなわけで Verilog の本を読んでみたところ、基本的な構文は VHDL と書き方が違うだけだなと思いました。でも、信号の宣言が簡潔だし、信号のリテラル値を書くとき十進数使えるし、`define や `ifdef が使えるのがヒジョーにうれしい。 `ifdef 使えば、デバッグレベルに応じて、外に出す信号線の有無を制御したりできますものね。

フリーのシミュレータですが、シミュレータ本体は GPL Cver を使います。さらに、 Eclipse に組み込める IVI って統合開発環境があります。これが、スクリーンショット。う~ん、これがフリーだとはすばらしいです。これから、このシミュレータを使って色々作っていこうと思います。
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  1. 2006/11/29(水) 23:17:52|
  2. ハードウェア開発
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